什麼是IP Core？

IP核是指用於產品應用專用積體電路（ASIC）或者可編輯邏輯器件（FPGA）的邏輯塊或資料塊。將一些在數位電路中常用但比較複雜的功能塊，如FIR濾波器，SDRAM控制器，PCI介面等等設計成可修改參數的模組，讓其他使用者可以直接調用這些模組，這樣就大大減輕了工程師的負擔，避免重複勞動。隨著CPLD/FPGA的規模越來越大，設計越來越複雜，使用IP核是一個發展趨勢。理想地，一個智慧財產權核應該是完全易操作的--也就是說，易於插入任何一個賣主的技術或者設計方法。通用非同步接發報機（UARTs）、中央處理器（CPUs）、乙太網控制器和PCI介面（周邊元件擴展介面）等都是智慧財產權核的具體例子。　　

 智慧財產權核心分為三大種類：硬核，中核和軟核。硬體中心是智慧財產權構思的物質表現。這些利於隨插即用應用軟體並且比其它兩種類型核的輕便性和靈活性要差。像硬核一樣，中核（有時候也稱為半硬核）可以攜帶許多配置資料，而且可以配置許多不同的應用軟體。三者之中最有靈活性的就是軟核了，它存在於任何一個網路清單（一列邏輯門位元和互相連接而成的積體電路）或者硬體描述語言（HDL）代碼中。　　

 目前許多組織像免費的IP專案和開放核一類的都聯合起來共同致力於促進IP核的共用。

 多組織像免費的IP專案和開放核一類的都聯合起來共同致力於促進IP核的共用。

硬體描述語言HDL(Hardware Description Language)的發展為複雜電子系統設計提供了建立各種硬體模型的工作媒介。它的描述能力和抽象能力強，給硬體電路，特別是半定制大型積體電路設計帶來了重大的變革。目前，用得較多的有已成為IEEE為 STD1076標準的VHDL、IEEE STD 1364標準的Verilog HDL和Altera公司企業標準的AHDL等。

 由於HDL的發展和標準化，世界上出現了一批利用HDL進行各種積體電路功能模組專業設計的公司。其任務是按常用或專用功能，用HDL來描述積體電路的功能和結構，並經過不同級別的驗證形成不同級別的IP內核模組，供晶片設計人員裝配或集成選用。

 IP（Intellectual Property）內核模組是一種預先設計好的甚至已經過驗證的具有某種確定功能的積體電路、器件或部件。它有幾種不同形式。IP內核模組有行為（behavior）、結構（structure）和物理（physical）3級不同程度的設計，對應有主要描述功能行為的“軟IP內核(soft IP core)”、完成結構描述的“固IP內核(firm IP core)”和基於物理描述並經過工藝驗證的“硬IP內核(hard IP core)”3個層次。這相當於積體電路（器件或部件）的毛坯、半成品和成品的設計技術。

 軟IP內核通常是用某種HDL文本提交使用者，它已經過行為級設計優化和功能驗證，但其中不含有任何具體的物理資訊。據此，用戶可以綜合出正確的門電路級網表，並可以進行後續結構設計，具有最大的靈活性，可以很容易地借助於EDA綜合工具與其他外部邏輯電路結合成一體，根據各種不同的半導體工藝，設計成具有不同性能的器件。可以商品化的軟IP內核一般電路結構總門數都在5000門以上。但是，如果後續設計不當，有可能導致整個結果失敗。軟IP內核又稱作虛擬器件。

 硬IP內核是基於某種半導體工藝的物理設計，已有固定的拓撲佈局和具體工藝，並已經過工藝驗證，具有可保證的性能。其提供給使用者的形式是電路物理結構掩模版圖和全套工藝檔，是可以拿來就用的全套技術。

 固IP內核的設計深度則是介於軟IP內核和硬IP內核之間，除了完成硬IP內核所有的設計外，還完成了門電路級綜合和時序模擬等設計環節。一般以門電路級網表形式提交用戶使用。

 TI，Philips和Atmel等廠商就是通過Intel授權，用其MCS51的IP內核模組結合自己的特長開發出有個性的與Intel MCS51相容的單片機。

常用的IP內核模組有各種不同的CPU(32/64位元CISC/RISC結構的CPU或8/16位微控制器/單片機，如8051等)、32/64位DSP（如320C30）、DRAM、SRAM、EEPROM、Flashmemory、A/D、D/A、MPEG/JPEG、USB、PCI、標準介面、網路單元、編譯器、編碼/解碼器和模擬器件模組等。豐富的IP內核模組庫為快速地設計專用積體電路和單片系統以及儘快佔領市場提供了基本保證。

轉自：海天長笑博客

http://bbs.ednchina.com/BLOG_ARTICLE_112206.HTM